仿真流程
- 正常通过硬件描述语言编写逻辑，并且编译通过；
- 选择Assignment-Settings，设置硬件描述语言和仿真时间尺度。
- 选择Processing-Start-Start Test Bench Template Writer自动生成Test bench文件，基于verilog语言生成的testbench文件为.vt。testbench文件模块没有输入输出，将原有模块的输入定义为reg型变量，输出定义为wire型变量。生成initial和always两个过程狂块，其中initial过程生成按时间产生的信号，例如各种触发信号。always块生成持续信号，例如时钟。
- 设置testbench文件。
- 选择Tools-Run Simulation Tool-RTL Simulation打开Modelsim开始仿真。此处有可能出现找不到modelsim路径的问题，选择Tools-Options-General-EDA Tool Options进行设置。
- 在打开的modelsim窗口中可以获取仿真结果。
仿真操作
设置好仿真之后，通过命令RTL Simulation就可以自动打开Modelsim获取仿真波形。在观察波形时候，使用快捷键比较方便，主要用的快捷键如下：
- i，I，+：放大波形
- o，O，-：缩小波形
- c：当前光标居中并放大
- Tab：查找下一个跳变沿（向右）
- Shift+Tab：查找下一个跳变沿（向左）
在仿真过程中，很多时候都需要增加新信号，这时候可以从sim窗口里面选择想添加信号所在模块，在Object窗口中选择需要添加的信号，右键选择Add Wave添加信号。之后，选择Simulate-Break，然后选择Simulate-Restart，最后选择Simulate-Run All 就可以重新获取仿真波形。
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